MOSトランジスタ(電界効果トランジスタ)のバックゲート電圧について教

質問

MOSトランジスタ(電界効果トランジスタ)のバックゲート電圧について教えてください。
よくMOSの2段縦積み回路(カスコード接続)で2段目のバックゲート電圧を1段目のバックゲート(1段目のソース電位)に接続している回路を目にするのですが。
2段目のバックゲート電圧を2段目のソース電位ではなく1段目のソース電位に接続する目的はどのようなことがあるのでしょうか？どなたかご存知の方がいらっしゃいましたらご教授ください。

自分の考えた結論としてはVth電圧を低くしてVdsを確保できるようにかな？？っと思っているのですがあっていますでしょうか?もうひとつの疑問点としてその時の2段目と1段目Vgs電圧に違いはでるのでしょうか？
ご教授よろしくお願いいたいます。

回答No.1

rabbit_cat · ベストアンサー

＞Vth電圧を低くしてVdsを確保できるようにかな
逆ですね。１段目と２段目のバックゲートを共通にすると、２段目のバックゲートを２段目のソース（＝１段目のドレイン）につなぐ場合に比べて、２段目のVthは高くなってしまいます。

そういう意味では、１段目と２段目のバックゲートを共通にすると、高周波特性は悪くなってしまいますし、例えば、差動回路の場合だと、バックゲート効果で入出力応答に非線形性が入ったりと、バックゲートを分ける場合に比べて、どちらかといえば性能は劣化する方向になります。

じゃあ、なんで、そんなことをするかというと、
・バックゲートを分けるのは大変だから（面積を取るから）
につきます。
バックゲートが出てくるということは、ディスクリート部品ではなくて、ＬＳＩ内の回路を想定しているんでしょうけど、
バックゲートを分けるということは、ウェルを分けなければいけないということです。ここらへんは、実際に、ＬＳＩのトランジスタのレイアウトをやってみれば自明な話なんですけど。
例えば、ＮＭＯＳであれば、Ｐウェル上にＮ＋領域（ソース・ドレイン）と、その間にゲートを作るわけですが、バックゲートはつまり基板のＰウェルの電位です。
バックゲートが共通のトランジスタは、共通のＰウェル上に、いくつも置けますが、バックゲートの電位を分けようと思ったら基板となるＰウェル自体をトランジスタごとにわけないといけません。
あるＰウェルの電位を他と分離するには、Ｎウェルのガードリングで周りを囲まないといけませんから、非常に場所をとります。

というわけで、ＬＳＩの設計では、通常は、Ｐウェルは全てのグランド、Ｎウェルは電源にすることが多いです。つまり、ＮＭＯＳのバックゲートは全てグランド、ＰＭＯＳのバックゲートは全て電源、ということです。

ＬＳＩでも、アナログ回路などでは、バックゲートを分ける場合もあります。
ただし、実際には、バックゲートを分けるために大きな場所をとることで、トランジタや配線の寄生容量・寄生抵抗等が大きくなってしまうので、わざわざ苦労して２つのトランジスタのバックゲートを分けたことによる効果（高周波特性向上など）が、打ち消されてしまうなんてこともありえます。

お礼

ご教授ありがとうございました。
大変勉強になり助かりました。
ありがとうございます。