P型MOSFETの特性（閾値等）について

質問

PMOS-FETの各種特性（Vd－Id、Vg-Id、W-Id、L-Id、W-Vth等）を測定しました。いくつかお聞きしたいことがあるので箇条書きで書くことをご了承ください。

１：ゲート幅を変化させた場合（ゲート長固定）、ゲート幅が増加するにつれて閾値電圧の変化幅が小さくなっていくのですが、なぜゲート幅が広くなるにつれて閾値電圧の変化幅が小さくなっていくのでしょうか？

２：↑で、ゲート幅が広くなるにつれて閾値電圧の変化幅が小さくなると書きましたが、ゲート幅に関係なく閾値電圧をほぼ一定にする方法はないでしょうか？予想などでも構いません。

３：ゲート幅が広くなるにつれIdがほぼ比例に増える理由（Wに比例、Lに反比例することはわかっているのですが、その原理がよく分かりません・・・）

４：狭チャネル効果について

５：分かりやすく参考になるHP、論文など

以上です。基本はある程度かじってますが、電子が出てくるものはどうも苦手です・・・いろいろ調べたり論文を読んだりしたのですが、式などが無数にあり、その式の書き方が結構あったりで調べるうちに余計にわけが分からなくなってしまいました。もしこの中でひとつでも分かるものがあれば教えてください。

回答No.1

sanori · ベストアンサー

１と４について

１は狭チャネル効果です。
素子分離（ソース、ドレインのＰ型領域の周囲を囲む厚いＳｉＯ2の領域のこと）に近いところでは、

ａ）素子分離の下にイオン注入されているＮ型不純物が、チャネル（およびソース、ドレイン）の領域にはみ出て、キャリア濃度に影響を与える。

ｂ）素子分離の境目で、素子分離のＳｉＯ2膜の膜厚が急峻でない場合、ゲート絶縁膜に素子分離の膜厚が「食い込んだ」ような形状（バーズビーク）となり、その結果、素子分離に近い部分のゲート絶縁膜が厚くなる。

２について

上記から明らかなように、
素子分離の端（境目）の部分でＳｉＯ2の膜厚を急峻にする、
素子分離の下の不純物がはみ出ないようなプロセス設計をする。

３について

ＭＯＳＦＥＴのチャネルというのは、可変抵抗です。
抵抗なのですから、たとえば、電流が流れる幅（チャネル幅）を２倍にすれば、電流値は２倍になります。
簡単な電気回路、すなわち、同じ抵抗値の抵抗を２個、電池に並列つなぎしたときのことを想像してください。
抵抗値が１個の場合に比べて２倍の電流が流れます。
あるいは、抵抗線の抵抗値が断面積に反比例する、ということを思い出してください。
いずれにしろ、通る量が通り道の広さに比例するのは、自然なことです。

５について

３０分ぐらい探しましたけど、初心者向けの解説が書かれたサイトは見つかりませんでした。

回答No.2

buju12

1，2省略

3　飽和領域のドレイン電流は次式で定義できます．
　　Id=1/2・μ・Cox・(W/L)・(Vgs-Vth)^2
　よってゲート幅が広くなれば電流も比例して大きなります．

4　狭チャネル効果は短チャネル効果でしょか？
　それともチャネル長変調効果のことでしょうか？

5　参考書：アナログCMOS集積回路の設計(入門編)