CMOSレイアウト設計

質問

今、CMOSレイアウトを設計しています。信号線や電源ラインを引いています。信号線の幅は最低線幅ルールにしています。
ところで、電源ラインの線幅は太いほうが良いのは分かりますが、あまり太すぎると配線が大きな面積を占めてしまいます。
この場合、電源ラインの線幅の値の決定基準は例えばどのようなものがあるのでしょうか？根拠とともにご教授していただくと大変うれしく思います。
よろしくお願いいたします。

回答No.3

sst7485 · ベストアンサー

＞レイアウト上でメタル幅22.4umはかなり大きな面積を占めてしまうことになりますが仕方ないのでしょうか？

22.4μm ＝ 0.0224mm ですが、それが大きな面積を占めてしまうというのは、どのような条件なのか理解しにくいのですが。
DIPやSOPの普通のCMOSではなく極小サイズのCMOSで、それを実装する基板？も通常のガラエポ等ではなく、フレキシブル基板等の特殊なものなのでしょうか？
だとしたら、あまりにも専門性が高すぎて、こういう場で質問して適切な回答を期待するのは無理があるように思います。

回答No.2

sst7485

電源ラインの幅について、一番最初に考えなければならないのは電源電流です。
最大で何アンペア流れる可能性があるのか？
それによって最小幅が決まります。

一般的な計算値として、基板の銅箔厚が３５μｍ（最も一般的な厚さ）の場合の許容電流は、幅１ｍｍ／１Ａ、です。
ただし、最低２倍の余裕は見ておくべきでしょう。

補足

ご回答ありがとうございます。
１つのMOSFETが電源ラインから700uAを引き出すとします。MOSFETを32個並列に並べたとします。
この32個のMOSFETは電源ラインから合計700uA×32=22.4mAの電流を引き出すことになります。
許容電流が幅１ｍｍ／１Ａということなので、この場合の電源ラインの幅は22.4umになります。
レイアウト上でメタル幅22.4umはかなり大きな面積を占めてしまうことになりますが仕方ないのでしょうか？何とかメタル幅を狭めることはできないのでしょうか？

回答No.1

masudaya

速さを議論する場合は,表皮効果での議論が必要になります.
そうでない場合は,許容損失から求められると思います.つまり配線の抵抗（計算できますよね）とそこを流れる電流から,損失電力が求まり許せる温度上昇（仕様で決まっていますよね）との兼ね合いで決まるのではないかと思いますが...