synthesizeable subsetとは、日本語でどういう意味でしょうか？

質問

はじめまして。
洋書でVerilogHDLのテキストを読んでいるのですが、次の言葉の意味がわかりません。"Synthesizeable subset"とはどういう意味でしょうか？よろしくお願いします。
　読んでいるテキストは、Writing Testbenchesという本です。

回答No.2

rabbit_cat

文脈を示してくれないと正確なことは言えませんが。
verilog構文のうちで実際に論理合成可能なものってことでしょうか。

補足

ありがとうございます。補足として一文抜き出します。
I do not describe a synthesizeable subset , nor limit the implementation of the verification techniques to using that subset.

"synthesizeable"は合成可能なという意味と判断できます。また、
この場合の、"subset"とは、ある機能を持ったかたまり(集合)というような意味でしょうか?

専門用語の英訳(用語集)のようなものがあるサイトはご存じないでしょうか?

回答No.1

straker505

subset
【名】サブセット、下位集合、部分集合
synthesize
【変化】《動》synthesizes | synthesizing | synthesized、
【他動】～を総合する、合成する
このあたりから推測を・・・　　（英辞郎）

お礼

ありがとうございます。
専門とする分野の洋書なら読めるかと思いましたが、そうそう簡単ではないですね。じっくり読んでいこうと思います。