オープン・ショート試験の基準は？

質問

電子回路におけるオープン・ショート試験の基準または規格をご存知の方はいらっしゃらないでしょうか？　参考になるＷｅｂサイトでも結構です。
ＪＩＳを検索してみたのですが探せませんでした。

電源のオープン・ショート試験に立ち合ったことがあるのですが、結果問題なしということで詳細の記憶がありません。　仕事柄回路設計をしていますが、量産品の経験が少ないということもあって論理回路で試験をしたことはありません。
しかしながら、昔は受動素子を含めて試験していたという話は聞いています。　部品の信頼性が向上したために、今では電源関係で半導体を対象に行なわれているだけかと思うのですがどうなのでしょうか？

年末に半導体のオープン試験の件で質問がありましたが、回答がなかなか出ずにそのまま締め切られてしまいました。
私自身関係する分野であり、また今後のこともありますのであらためて質問させていただきます。
（出過ぎた真似で申し訳ありませんが、質問者の方にはこの辺りからヒントが得られればと思います）

ＣＭＯＳの場合、入力ピンをオープンにすると入力回路が発振してしまい、想定以上の電流が流れてしまうということがあります。　周辺回路も含めて発煙・発火の可能性は考えられるわけです。　その辺のことを考慮して論理ＩＣでもオープン試験を行なうべきなのだろうかと考えています。

２年前ですが、ＣＭＯＳ－ＩＣの入力ピンがオープンのまま試作評価を終えていたということがありました。　量産前に回路図エディタのバージョンアップで見つかるという情けない話でした。　その時にＩＣメーカーから、入力ピンがオープンでもＩＣ自体の発煙・発火はないという回答がありました。　ただし、回路の動作は別です。

アドバイス、よろしくお願いいたします。

回答No.1

noname#230359 · ベストアンサー

こんにちは。
この前の質問もそうでしたが、空き入力ピンの正式な試験（規格）というのは聞いたことも行なったことも無くてよくわかりません。
通常はＣ－ＭＯＳ　ＩＣ（特に古いタイプ）は未処理だとラッチアップをおこして過熱、破壊にいたりましたが最近のＣ－ＭＯＳは入力に抵抗を付加してあるのでラッチアップ破壊に至ったことは経験がありません。
又一部のマイコンや全てのＦＰＧＡ等はソフト（コンフィギュレーション）で空きピン処理が出来るので見かけでは判別も難しくなっています。
もし試験で見つかるとしたらＥＭＣの妨害試験（バースト、静電気、電磁界等）だと思います。
これらの試験を余裕をもってクリアするという事は通常想定される環境でも充分耐えるという事ですから。

お礼

回答ありがとうございます。

>最近のＣ－ＭＯＳは入力に抵抗を付加してあるのでラッチアップ破壊に至ったことは経験がありません。
これは知りませんでした。　参考にさせていただきます。

>この前の質問もそうでしたが、空き入力ピンの正式な試験（規格）というのは．．．
これは推定ですが、空き入力ピンの試験というより、すべてのピン（入出力＋電源）について行なっているのではないかと考えています。　ただし根拠はありません。　それで規格（基準）はどうなっているのだろうと考えたわけです。
入力ピン関係の話は、これだと多少説明がつくかと思い私が例として上げたものです。

当初、一般的なショート・オープン試験の一環として論理ＩＣのオープン試験が行なわれているのかなと見ていたのですが、korusamuさんが聞いたことがないとすると、特殊または独自の試験ということも考えられると思います。　どちらにしろ、論理ＩＣオープン試験の根拠を知りたいものです。

korusamuさん、どうもありがとうございました。