LVTTL入力バッファについて

質問

マイコンやFPGAなどに用いられているLVTTLの入力バッファについて質問があります。
質問の内容は、LVTTL入力バッファはシュミットトリガなのかどうかを知りたいです。

LVTTLについて調べてみると、「LVTTLは、入力電圧が2.0V以上のときにHレベル，0.8V以下のときにLレベルと判断します」とあります。
ゆえに0.8V～2.0Vの間は不安定な値になると記載されております。
下記に私が調べた際のURLを示します。
http://www.kumikomi.net/archives/2009/05/ioledrs-232.php

この不安定な値とありますが、ロジック内部では必ず"0"もしくは"1"の値をとっていると私は考えております。
よって、個人的な見解としてはLVTTL入力バッファとはシュミットトリガであると思っております。
この認識は合っているでしょうか？
どなたかご存知の方がいらっしゃいましたら教えていただけると幸いです。

回答No.4

delli7 · ベストアンサー

> つまり、製造時のばらつきや環境などの条件によって、素子によっては
> ・0.8V以上で"1"に変化してしまうこともある
> ・2.0V以上で"1"に変化してしまうこともある
> という理解でよろしいでしょうか？
> 安全、確実に使用するために、0.8V以下で論理"0"、2.0V以上で論理"1"としている。

大体あっています。
大体というのは、例えば製造側は、例えばそれぞれ1.0V,1.8Vで設計して、
出来たものを0.9V、1.9Vで検査して合格したものを出荷し、
0.8V,2.0V でお客さんに保証しているわけです。
もちろん上の0.1Vづつのマージンは各製品各メーカーで様々です。
製造バラつき、歩留まり、測定誤差等々を考慮して決められます。
だから0.85Vでも０とならないような製品は、市場でほとんど存在しないでしょう。
もちろん0.85Vで機器を設計したら部品メーカーは一切責任を取らないし、
そんな機器設計者はいないでしょうが、、、

アマチュアや実験は別ですよ。CMOSロジックをアナログICの代わりに使ったりする事もあります。
CPUのオーバークロックも、製造側のマージンを逆手にとった遊びの最たるものですね。

> この場合、仮にデューティ50%のクロックが入力信号として入ってきているとき、
> デューティが70%になったり30%になったりしてしまうということでよろしいのでしょうか？

デューティ50%のクロックというのは通常矩形波ですからあくまでデューティ50%ですよ。
そうじゃなくて、０V~2.8Vの、のこぎり波や三角波を入力したとき、
デューティが70%になったり30%になったりしてしまうという事ですね。
まあ、そこまでバラつかないでしょうが、、、
アキバで2個、同じ店で同じメーカーの製品を買うと、同じ製造ロットだったりしますから
42％と43%とかね。

お礼

回答ありがとうございます。
なるほど。やっとスッキリすることができました。

＞そうじゃなくて、０V~2.8Vの、のこぎり波や三角波を入力したとき、
＞デューティが70%になったり30%になったりしてしまうという事ですね。
その通りです。間違えました。

何度も相談に乗っていただき本当にありがとうございました。

回答No.3

tadys

＞ LVTTL 入力バッファはシュミットトリガなのかどうかを知りたいです。
LVTTL とシュミットトリガの間に直接の関係はありません。
LVTTL のシュミットトリガもあるし、CMOS のシュミットトリガも有ります。

＞この不安定な値とありますが、ロジック内部では必ず"0"もしくは"1"の値をとっていると私は考えております。
この考えは半分合っていて、半分間違っています。
ロジック（シュミットトリガで無い）の入力レベルをゆっくりと上げていくと有る電圧から出力に変化が現れます。
さらに上げると出力の変化が急激になり、やがて一定のレベルになります。
この急激に変化している電圧では非常にノイズに弱い状態になり、わずかのノイズで出力が0になったり1になったりします。
急激な変化をしている時にロジック回路はアナログ回路として動作しており、他の方が答えているように貫通電流が流れています。

急激に変化する電圧は厳密に決まっているわけではなく、製造時のばらつきにより素子ごとに異なった値になります。
ばらつきを考慮すると、入力を0レベルから上げていったときに出力が変化し始める電圧と、１レベルから下げて行った時に出力が変化し始める電圧には差が発生します。
つまり、ばらつきの下限がそのロジックファミリでの0レベルの範囲で、上限が１レベルの範囲です。
この事はLVTTLに限定されているわけではなく、CMOSでも同じことが言えます。
CMOSではこの範囲は通常、Vcc×０．３～Vcc×０．７です。
http://www.semicon.toshiba.co.jp/docs/datasheet/ja/LogicIC/TC74VHC00F_TC74VHC00FT_ja_datasheet_071001.pdf

あなたが提示した資料での「不安定な値」というのは不適切な表現です。
CMOSやLVCMOSにも同じように不安定な範囲は存在します。（前記のVcc×０．３～Vcc×０．７）
実際に不安定になるのはこの範囲の中のさらに狭い範囲です。
ただし、その狭い範囲がどこになるかは素子ごとに異なるので、広いほうの範囲の中になる様な使い方をしてはいけません。

入力バッファとは関係ありませんが「ロジック内部では必ず"0"もしくは"1"の値をとっている」というのも正しくはありません。
フリップフロップのD入力とクロック入力が同時に変化すると出力が０でもなく１でもない状態になる事があります。
これを「メタステーブル状態」と呼びます。
非同期回路で回路を設計すると起きやすいので設計者は注意が必要です。
http://mix.kumikomi.net/index.php/%E3%83%A1%E3%82%BF%E3%82%B9%E3%83%86%E3%83%BC%E3%83%96%E3%83%AB
このURLでは最終的な出力レベルはデータ入力と同じになっていますが、メタステーブルから抜けるときにどっちになるかは運次第です。

お礼

回答ありがとうございます。
やっと理解ができたと思います。
つまり、製造時のばらつきや環境などの条件によって、素子によっては
・0.8V以上で"1"に変化してしまうこともある
・2.0V以上で"1"に変化してしまうこともある
という理解でよろしいでしょうか？
安全、確実に使用するために、0.8V以下で論理"0"、2.0V以上で論理"1"としている。

この場合、仮にデューティ50%のクロックが入力信号として入ってきているとき、
デューティが70%になったり30%になったりしてしまうということでよろしいのでしょうか？

再び質問する形となり大変申し訳ありませんが、教えていただけると幸いです。

回答No.2

delli7

＞a)内部の少なくとも一部が、０、１の中間的な電圧になる。
内部で中間的な電圧になることは起こりうるのでしょうか？
その場合内部ロジックでは貫通電流が発生してしまう恐れがあると思います。

CMOSでもTTLでも、入力が０、１の中間的な電圧のどこかでは出力も中間的な電圧になる点が
存在します。
（シュミットトリガでさえ、一瞬ですがその点を通過します。もちろんシュミットトリガでは
その点に留まる事はありませんが。）
下記の図4を見てください。LVでは有りませんが、本質的な差はありません。
http://www.cqpub.co.jp/toragi/TRBN/trsample/2003/tr0306/0306toku.pdf
デジタルな回路も中身はアナログ的な増幅回路、反転増幅回路です。
ただ、アナログ回路との違いは出力の振幅が電源電圧やGND近くまで達して飽和してしまうところまで
振っているだけです。ですから、貫通電流だって流れます。
でも図4を見ると判るように、Q3とQ4が同時に完全ONにはなりません。
Hi側もLo側も、同時にちょろちょろっと流れていても、その間の出力端子は中間電圧ですよ。

＞c)ノイズ等の影響で０、１の状態が変動してしまう。
＞d)発振その他異常動作をする。
こういった影響を受けないようにするためにLVTTLを使用する思っていたのですが…。
仮にLVCMOSを使用した場合、LVCMOS3.3の場合では1.65Vスレッショルドとなりますので、ノイズなどの影響を受け、c、dのような現象につながる可能性があると思います。
LVTTLでも同じような現象が起こる可能性があるという認識でよろしいでしょうか？

上に書いた理由で、中間電圧の時はTTLでもそうなります。

>結論としては、0.8V～2.0Vの間は０、１のどちらになっているかは分からず、ヒステリシスのような特性を持っているわけではないということでよろしいのでしょうか？
もし、それが証明されているようなサイトがあれば教えていただければ幸いです。

どうもTTL（LVTTL)である事とシュミットトリガ、ヒステリシスとを結びつけて覚えてしまったようですが、
関係は有りません。
COMSでもシュミットトリガは作れますし、ただのLVTTLにはヒステリシスは有りません。

ヒステリシスを持たせるのは極簡単で、出力を正帰還かければ良いだけです。

http://www.nahitech.com/nahitafu/mame/mame3/histcomp.html

お礼

回答ありがとうございます。

＞どうもTTL（LVTTL)である事とシュミットトリガ、ヒステリシスとを結びつけて覚えてしまったようですが、関係は有りません。
察しの通りです。TTL=シュミットトリガで覚えてしまっていたようです。
やっと違うということが分かりました。
ありがとうございます。

回答No.1

delli7

>> この不安定な値とありますが、ロジック内部では必ず"0"もしくは"1"の値をとっていると私は考えております。
>> よって、個人的な見解としてはLVTTL入力バッファとはシュミットトリガであると思っております。

LVTTL云々以前に、シュミットトリガについて誤解しているようですね。
この論理では”不安定な値になると記載されている”意味がなくなってしまいます。

シュミットトリガとは、”必ず"0"もしくは"1"の値をとっている”からシュミットトリガなのではありません。

”シュミットトリガ (Schmitt trigger)とは、入力電位の変化に対して出力状態がヒステリシスを持って変化することを特徴とする、デジタル回路の入力回路方式である。”（Wiki)

ヒステリシスを持って変化する為、結果として必ず"0"もしくは"1"の値をとるのです。
原因と結果が逆ですよ。

”入力電圧が2.0V以上のときにHレベル，0.8V以下のときにLレベルと判断します”
”ゆえに0.8V～2.0Vの間は不安定な値になると記載されております。”

この意味は、内部の少なくとも一部が、
a)内部の少なくとも一部が、０、１の中間的な電圧になる。
B)０、１のどちらになるか判らない、補償できない。（温度、製造バラつき）
c)ノイズ等の影響で０、１の状態が変動してしまう。
d)発振その他異常動作をする。
等々です。

お礼

回答ありがとうございます。
知識不足で大変申し訳ございません。シュミットトリガについてしっかりと勉強しておきます。
ご回答いただいた答えに対し、更に質問があるのですがよろしいでしょうか？

＞a)内部の少なくとも一部が、０、１の中間的な電圧になる。
内部で中間的な電圧になることは起こりうるのでしょうか？その場合内部ロジックでは貫通電流が発生してしまう恐れがあると思います。

＞c)ノイズ等の影響で０、１の状態が変動してしまう。
＞d)発振その他異常動作をする。
こういった影響を受けないようにするためにLVTTLを使用する思っていたのですが…。
仮にLVCMOSを使用した場合、LVCMOS3.3の場合では1.65Vスレッショルドとなりますので、ノイズなどの影響を受け、c、dのような現象につながる可能性があると思います。
LVTTLでも同じような現象が起こる可能性があるという認識でよろしいでしょうか？

結論としては、0.8V～2.0Vの間は０、１のどちらになっているかは分からず、ヒステリシスのような特性を持っているわけではないということでよろしいのでしょうか？
もし、それが証明されているようなサイトがあれば教えていただければ幸いです。

お礼といいつつたくさんの質問をしてしまい大変申し訳ございません。
また、色々と生意気なことを言っていると思います。気分を害されたとしたら本当にすみません。もし、お時間がありましたら更なる回答のほうよろしくお願いします。