MOS回路における動作速度と消費電力

質問

CMOSトランジスタによって作成されたスタティックCOMS回路において、消費電力と動作速度はどういった部分に大きく影響されるのでしょうか？

回答No.2

Teleskope · ベストアンサー

１．
　CMOS回路で、電源から電流が流れる要因は；
配線のコンデンサを充放電する電流と、pMOSとnMOSが同時にオンする瞬間があるための電流。ふつう前者が圧倒的です。一回のオンオフで運ばれる電荷はQ=CVdd、電流は これが毎秒何回行われるかなので、回路の動作周波数に比例します。結果、消費電力=電圧×電流も、動作周波数に比例。

２．
　スイッチング速度を速くするには 「C負荷の充電の式(前質問忘れてました、ごめんなさい)」に於いて、時間tに掛かってる係数が大きければ、小さな時間でも大きな変化になる。（←この考えがキモです。）
　ゆえに、

(1)β（利得定数、Id係数）を大きく。
βの式は教科書に載ってると思いますが、常識的なところは
　　gate幅/(gate長・gate酸化膜厚)・キャリア移動度
です。
　で、
加工の微細化技術に莫大な投資競争をして 分母のカッコをどんどん小さくしてます。　代償として耐圧が低下します。が、動作周波数を上げて消費電力を上げたくない、それと両立できる「電源電圧を下げる」という選択肢を選んで突き進んでいます。
いっぽうシリコンより大きなキャリア移動度を求めて化合物半導体も使われてます。
　（この路線のゴールは 量子力学的なサイズになって 電子数個で動けるトランジスタです。現在、原理的動作は各社OK、競って実用化試作中、しかし問題山積、五里霧中、他社の発表が怖い！の段階です。）

(2)負荷Cを小さく →　配線の静電容量を小さく→　線の周囲の誘電率を小さく。→　酸化膜の表面にへばり付くのをやめて空中配線。

(3)さらに、配線材料の固有抵抗を減らすと 波形が線を伝わる時定数CRが小さくなるので、アルミ→ 銅

　など。

お礼

分かりやすく詳しい解説ありがとうございました￣
企業も大変何ですねぇ＾＾；

将来そういう競争の場に踏み入るかとおもうと、がんばらないとって気持ちになります。

回答No.1

ymmasayan

ＣＭＯＳの場合、非動作時は殆ど電流を消費しませんが
反転時に大きな電流を食います。
従って動作周波数が高いほど大電力を消費します。
動作周波数が高いほど発熱も大きくなります。

お礼

ありがとうございます。
ごめんなさい。投稿して後で気づいたのですが、質問の後半部分の説明をうっかり消してしまっていましたｍ(;＿ ＿)ｍ
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ＣＭＯＳスタティック回路を消費電力と動作速度を気にしながら設計する上で、どういったことに気をつければよいかということです。配線を短くする、また、トランジスタの量を減らす等は当然あると思いますが、

消費電力をへらすためにはレイアウト上なにに注意すべきか。
動作速度を上げるためにはレイアウト上なにに注意すべきか。

を別々に知りたいです。