MOSFETオン時の電圧立ち上がりについて

質問

Pch-MOSFETを使用し、Ｖｉｎを制御してFETをオン／オフする回路を検討しています。

負荷側の仕様で「電源の立ち上り時間を0.1～100msにせよ。」との規定があり、この仕様を満足するために画像の回路のようにＲとＣを入れて立ち上り時間を遅らせることを考えていますが、いろいろと文献を調べてみましたが、この回路の考え方が合っているのか？また、合っている場合はＲとＣの値をどのように算出すればよいのかがわかりません。

ＶＣＣは3.3Vです。
FETはこちら（http://www.semicon.toshiba.co.jp/openb2b/websearch/productDetails.jsp?partKey=SSM3J130TU）を使おうと考えています。

【お聞きしたいこと】

(1)負荷へ供給する電源の立ち上りを遅らせる目的として、この回路は適正でしょうか？
(2)(1)が適正で無い場合、どのような回路が目的にあっていますでしょうか？
(2)適正である場合、ＲとＣの値はどのように算出すればよいでしょうか？

宜しくお願い致します。

回答No.3

sanori · ベストアンサー

＞＞＞
使用する予定のFETはオン抵抗が30[mΩ]程度になりそうですので、これで3[msec]を確保しようとすると付加するコンデンサＣの容量は100[mF]＝100,000[μF」程度になりますよね？
かなりの大容量です。

そうですか。
しかし、それでしたら、ＯＮ抵抗が大きいＭＯＳＦＥＴを選択すればよいだけのように思えます。
出力電圧は変わりません。

お礼

ＯＮ抵抗は電圧のドロップを考えるとあまり大きくできないのです。
ＦＥＴでも問題はなさそうですが、今回は出力側コンデンサを大きくすることで立ち上がり時間を制御できるＬＤＯを使おうと思います。

出力側のコンデンサを増やすことで制御する、というアドバイスがヒントになりました。
ありがとうございました。

回答No.2

sanori

＞＞＞電源の立ち上がりの波形の10%～90%までの時間を0.1～100msにせよ、とのことです。

そうでしたか。予想通りでした。

質問添付図のようにゲートの入口にＲＣを入れるというのは、基本的にディレイを生じさせたいときにやることであって、波形をなまらせる方法としては、あまり適しません。
ですので、ＭＯＳＦＥＴのドレインに、負荷とコンデンサを並列つなぎする方法を取ることになります。

具体的には、
・ＭＯＳＦＥＴのドレインの右に分かれ道を作る。
・分かれ道の一方に負荷をつなぎ、もう一方にコンデンサＣの一端をつなぐ。
・コンデンサＣの他端には、ＶＣＣ（Ｄの電圧立ち上がりがＧＮＤ⇒ＶＣＣの場合）かＧＮＤ（Ｄの電圧立ち上がりがＶＣＣ⇒ＧＮＤの場合）をつなぐ。

ＲＣの計算方法は、
ＲＣ　＝　ＳＤ間抵抗　×　コンデンサＣの容量
です。
ＳＤ間抵抗というのは、ＭＯＳＦＥＴのＯＮ抵抗のことです。

１０％～９０％の設定範囲が0.1～100msなので、
ＲＣ ＝ ３msec
ぐらいになるようにしておけばよいでしょう。

補足

こんにちは。
ご回答ありがとうございます。

>>ＲＣの計算方法は、
>>ＲＣ　＝　ＳＤ間抵抗　×　コンデンサＣの容量
>>です。

理論的には理解できるのですが、使用する予定のFETはオン抵抗が30[mΩ]程度になりそうですので、これで3[msec]を確保しようとすると付加するコンデンサＣの容量は100[mF]＝100,000[μF」程度になりますよね？
かなりの大容量です。

実際には0.1[msec]以上であり、10～90%の立ち上がり時間、負荷の容量成分等を考えると、コンデンサＣの容量を減らせるとは思うのですが、そうしたとしてもかなりの大容量になりそうです。

それでも立ち上がりの時間を保証しようとすると、コンデンサを大容量にするしか手段は無いでしょうか？

何か手だてがあれば教えて頂きたいです。
宜しくお願いします。

回答No.1

sanori

こんにちは。

「電源の立ち上り時間を0.1～100msにせよ」というのは、本当に、立ち上がりの時期を遅くする（ディレイ）という意味なのですか？
波形をなまらせて、立ち上がり始めから立ち上がり終了までを０．１～１００ｍｓにしてください、ということなのではありませんか？

よろしければ、補足欄にどうぞ。

補足

こんにちは、確認が遅くなりました。

電源の立ち上がりの波形の10%～90%までの時間を0.1～100msにせよ、とのことです。

宜しくお願い致します。