ヒステリシスコンパレータ回路のしきい値について

質問

こないだの授業でアナログでヒステリシスコンパレータ回路を
組みました。レポートの課題でヒステリシスコンパレータ回路で入力電圧を低→高したときと高→低したときでは同じ電圧でもしきい値（スレッショルド・レベル）が異なりますよね。そのときしきい値を同じするにはどうすればいいでしょうか。使ったオペアンプはLS06です。ネットなどで探しても載っていませんでした。オペアンプ側のマイナス側に接続するR1とR2の抵抗値が変わるとしきい値電圧がかわることはわかりましたが、かなり困っています。返信お願いします。

回答No.1

86tarou · ベストアンサー

オペアンプでコンパレータ回路を組んでるんですよね？どんな回路か分かりませんが（Ｒ１、Ｒ２と言われても… ＾＾；）、出力から入力に抵抗で繋いでヒステリシスを作っているのではないでしょうか（抵抗でそんな回路を組んでいる）。それを接続しなければほぼ同じしきい値になると思います。
“LS06”ってどこのオペアンプでしたっけ？“74LS06”（ロジックゲートＩＣ）ってことはないですよね？広義で言えば、これも片方の入力がＴＴＬ入力レベルに固定されたコンパレータでもありますし。

お礼

86tarouさん回答ありがとうございます。
よく確認するとLS06ではなくTLC272です。すいませんでしたm(_ _)m。
実験はコンパレータ回路にヒステリシスを繋いだものです。
レポートの課題はスレッシホールド・レベルを電圧の上げ下げに関わらず一定にするにはどのようにするか検討しなさいが課題です。ほかに
ヒステリシスも繋ぐのも条件です。ご回答お願いします。

回答No.2

86tarou

ヒステリシスをなくす（スレッシホールド・レベルを電圧の上げ下げに関わらず一定にする）にはフィードバック抵抗をなくすしかありません。と言うか、普通はそうします。元々、フィードバック抵抗が無ければヒステリシスはないんですから。そこに抵抗を繋いでヒステリシスがある（スレッシホールド・レベルを電圧の上げ下げによって変える）回路を組んでいるのです。
http://www.nahitech.com/nahitafu/mame/mame3/histcomp.html
http://www.aa.alpha-net.ne.jp/ikken1/gabe005.htm
http://www.necel.com/linear/ja/application/circuits/circuits12.html
http://www.picfun.com/partops.html

お礼

86tarouさんお返事のほう遅れてすいません。無事にレポートも完成しました。ありがとうございます。フィードバック抵抗をなくす。が大きなヒントになりました。またヒステリシスコンパレータ回路でスレッシホールド・レベルを電圧の上げ下げで変化するのは入力電圧のノイズを除去するために変化することもわかりました。また相談することもあるかと思いますが、そのときはお願いします。
　　　　　　　　　　　　　　　 （＾口＾）Thank you!
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