高速シリアル通信のAC結合容量

質問

お世話になっております。

高速シリアル通信にはAC結合が定番であり、
PCIexやSATA等プロトコルにより容量比にレンジが指定されている場合もありますが、
選択肢に制限が無い場合、
大きくするべきなのか、小さくするべきなのか、
判断に迷っています。

一つの考慮点としてはBaseline wanderがあり、
容量値が小さすぎると問題となります。
またハイパスフィルターのFcという意味でも容量値は大きいほうが良いように思われます。
セトリングタイムという意味では小さい方が良いですが、
実質的にはこの点はあまり重要ではないと考えています。
これらの考察から容量値は大きければ大きいほうが良いように思えますが、
一方で、
”edge rate degradationという観点では特に高速になればなるほど容量値は小さい方が良い”
とも言われるのですが、
これはどういった理論なのでしょうか。
容量値が小さいと必要な高調波成分が通過せず、それこそ逆にedge rate degradationが起きるとおもうのですが。。。

いかがでしょうか。
よろしくお願い致します。

回答No.1

tance · ベストアンサー

まず、容量が小さすぎる場合は、おっしゃるとおり低周波の部分（"0"や"1"が連続する部分）でサグが生じ、ジッタの原因になります。こちらの理屈は明確です。

逆に大きすぎる場合は、セットリング時間が長くなるほかに、コンデンサ自体の性能が良いものが入手しにくくなるので、高周波特性が悪くなることがあります。こちらは主にコンデンサの誘電体の特性によるものと、サイズが大きくなることによるものに分けられます。

誘電体の問題は、誘電率の大きな誘電体をつかって大きな容量を実現しようとするために、高周波特性を犠牲にすることがあることから生じます。誘電体の誘電率自体に周波数特性があるので、高い周波数で誘電率が下がるものがあります。

実際にはサイズの問題が全ての根源と言っても良いかもしれません。上記の誘電率だって、その元を正せばサイズがらみです。高周波特性の良い誘電体は誘電率が低かったりするので所定の静電容量を得ようとすればサイズが大きくなってしまいます。

サイズが大きいことによる弊害は、自己インダクタンスと、プリント基板パッドによる浮遊容量によるインピーダンスミスマッチに分けられます。サイズが大きいことはそのまま自己インダクタンスの増加につながり、高周波はそれだけ通りにくくなります。

さらに、プリント基板のパッドの面積が大きくなると、他の伝送線路の部分に比べてその部分の対GND浮遊容量が増えて、コンデンサの自己インダクタンスとでπ型のLPFを形成します。これはまさに高周波をカットするフィルタですから大きな弊害になります。

さらに、決められたサイズで容量を大きくしようとすると、誘電体の厚みが薄くなり、結果、耐圧が下がります。容量の電圧依存性も出てきます。耐圧6.3Vとかそれ以下の耐圧のものもあるので注意が必要です。

もちろん、規格でこの容量の許容範囲が明確に決められている場合は別な理由があるのでその規格は守らなくてはなりません。別な理由とは、システムの機能の一部で、負荷検知をするために結合容量を利用する方法がとられている場合があります。つまり、ケーブルなどのインターコネクトの送信側にコンデンサを設けることが義務づけられており、これを高いインピーダンスで駆動してみることで、波形の立ち上がり時間の違いから、50Ωの負荷がついているかいないかを判別することがあります。（動作詳細説明省略）

私は大抵の場合、耐圧6.3Vの4.7uFの1608（メトリック）を使っています。基板のパターンは当然それなりの工夫が必要です。
1005の場合は1uFで我慢しています。

お礼

詳細な回答、毎度ありがとうございます。

追加質問になりますが、
Pciexpressの場合、ボード上のACカップリングのみならず、
チップ内部での小さな容量を用いた内部カップリングが求められます。
未だにこの意味がよくわからないのですが、
どういう効果を期待しているのか、
ご存知ですか？

回答No.2

tance

PCIeのTxは、どのレーンが使われているかを知る必要があり、負荷接続検出のためにACカップリング仕様が必要なのです。それ以外にACカップリングの仕様があるという話しは聞いたことがありません。

ちなみに、負荷検出の原理は以下のようなシステムです。

Txが、高めの抵抗でコモンモード電圧を変化させます。（コモンモードでなくても良いのですが、規定ではそうなっている）
　●もし負荷が無ければカップリングコンデンサもろとも電圧が変化します。Tｘにとっては軽い負荷ですので、速い立ち上がりを示します。
　●もし負荷がついていると、コモンモードを変化させる抵抗にくらべて負荷の50Ωはショートに等しい低抵抗なので、カップリングコンデンサは負荷になります。つまり、コモンモード電圧は、カップリングコンデンサを充電しながら上がって行くわけです。これは立ち上がり時間としては大変遅くなります。
このように立ち上がり時間の速い遅いで負荷の有り無しを検出します。

これとは別にチップ内でACカップリングが必要だとすると、おそらくそれはチップの設計上の制約からくるものでしょう。
何らかの理由で、前段の直流レベルと次段の直流レベルが違い、直結できない事情があるのではないでしょうか。
おそくらこれはPCIeの仕様ではないように思います。

チップ内部と言ってもMixed Signalとして色々な部分がありますから、例えばCTLEの部分とかクロックリカバリ（CDR）の部分などでACカップリングが必要になるのかもしれません。

一般的にはチップ内ではコンデンサはトランジスタの何十倍も面積を喰うので、できるだけ使わずに設計をするはずです。
それでもACカップルが要求されるとすると、相当重要な理由があるずです。基本的にはカップリングコンデンサは直流カットが目的ですからその意味で使われる可能性が大きいです。

なお、PCIe3.0は信号に含まれる低周波が多く、PCIe2.0以下とは全く違う様相を示します。PCIe2.0以下では8B10Bのエンコードを使っているので、ランレングスは最大でも５ですが、PCIe3.0では128B130Bなので、ランレングスの最大は確か64以上だったと思います。

これはカップリングコンデンサを選ぶ時に注意が必要です。