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TTL+CMOS接続法における注意点とは？
- TTLとCMOSの接続において、TTL出力が「1」のときCMOS入力が「0」と認識しないように注意が必要です。
- 一般にTTLの出力論理が「1」のとき、CMOSの入力が3.5V以上で「1」と認識される前提で接続されます。
- しかし、TTL出力「1」= 2.7Vのとき、プルアップ抵抗を介してCMOSの入力に電圧をかけてもCMOSは入力を「1」と認識できません。
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大学の課題問題でしょうか？ 今どきTTLとCMOSを接続するようなこともないと思います。 ＞論理が[1]のときは、Q3のエミッタがリークによりわずかながら電圧降下を生じたほぼ5Vとなり ちょっと違います。リークがあると出力電圧は 5V になりません。リークがあると Q3 が動作してしまい、出力電圧が 3.5V～3.7V くらいの下がってしまいます。プルアップ抵抗をつけることで 出力端子の電圧が 5V に引き上げられるので Q3 が OFF になります。 ただし注意しまければならないのは、出力端子にCMOSをつないでいるときは出力電流がほとんど流れないのでそうなるのですが、出力電流が 100μA 程度流れると電圧が 3.5V～3.7V に下がってしまいます（プルアップ抵抗が 10kΩの場合）。したがって、CMOS以外のものとつなぐときはプルアップ抵抗の値を変える必要があります。 ちなみに「出力電流が 100μA 程度流れると電圧が 3.5V～3.7V に下がる」というのは、回路シミュレータで [1] の回路をシミュレーションした結果で、出力電流が 1μA 未満なら電圧は 5V でした。
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- inara1
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TTL の出力は定電圧源ではないので、出力電流が増えるほどHレベルの出力電圧が下がります。LS-TTLの場合、出力電流が 0.4mA のときに、 Hレベルの出力電圧が 2.7V以上あることが保障されています。出力電流がゼロ（出力がopen）のときには 3.5V～3.7V くらいの電圧になります。TTLロジックの出力にCMOSロジックをつないだとき、出力電流はほとんど流れませんから、TTLの出力電圧は 3.5V～3.7V くらいになりますが、これはCMOSロジックで Hレベルと判断される入力電圧に近いので、CMOS側は H なのか L なのか判別できません。これがTTLとCMOSを直結してはいけない理由です。 TTLの出力が H のとき、資料 [1] の図４にある Q2 と Q4 がOFFで、Q3 がONになっています。出力電流がゼロでも出力が 5V にならないのは、Q4 のリーク電流（コレクタ遮断電流）によって出力電圧が、電源電圧（5V）より 2*Vf だけ下がってしまうからです（ 2*Vf は Q3 のベース-エミッタ間電圧とダイオードの順方向電圧の和）。TTLの出力にプルアップ抵抗をつけると、リーク電流はこのプルアップ抵抗を介して供給されます。リーク電流が 100nA で、プルアップ抵抗が 10kΩだとすれば、プルアップ抵抗による電圧降下は わずか 1mV ですので、この状態では Q3 がONになっていてもベース-エミッタ間に電圧差がないので、Q3に流れる電流はほとんどゼロになり、Q3 がOFFになっているのと同じになります。つまり、プルアップ抵抗をつけることによって、TTLのHレベルの出力電圧をほぼ5Vにまで引き上げられるので、CMOS側は余裕で H レベルと判断できます。LS-TTLの場合、N-TTLのと出力段の構成が多少違いますが（適当なWebサイトが見つからない）、2*Vf だけ電圧降下があるところは同じです。 [1] N-TTLの内部回路（2ページの図４） http://www.cqpub.co.jp/toragi/TRBN/trsample/2003/tr0306/0306toku.pdf
お礼
ご回答ありがとうございます。非常に難しかったです。しかし、TTLの内部回路をしらないとどのようにプルアップが機能するか理解できないことがわかりました。私が勉強している本では、論理記号でTTLとCMOSがプルアップ抵抗で接続されて、私がどう考えても理解できないわけでした。 内部回路では、論理が[1]のときは、Q3のエミッタがリークによりわずかながら電圧降下を生じたほぼ5Vとなり、Q3がOFFとなり、結果プルアップ抵抗のほぼ5Vで出力されるのですね。冗長的な言い回しですいません。 間違いや、補足事項がありましたらまたご教授お願いいたします。 大変、勉強になりました。ありがとうございます。