※ ChatGPTを利用し、要約された質問です（原文：プルアップ抵抗（TTL+CMOSの接続法））
TTL+CMOS接続法における注意点とは？
このQ&Aのポイント
TTLとCMOSの接続において、TTL出力が「1」のときCMOS入力が「0」と認識しないように注意が必要です。
一般にTTLの出力論理が「1」のとき、CMOSの入力が3.5V以上で「1」と認識される前提で接続されます。
しかし、TTL出力「1」= 2.7Vのとき、プルアップ抵抗を介してCMOSの入力に電圧をかけてもCMOSは入力を「1」と認識できません。
TTLとCMOSの接続について質問です。
信号入出力レベルの違いからTLL出力端子 → CMOS入力端子とする場合に注意が必要なことがわかりました。
TLLの出力論理が「1」のとき、CMOSの入力が「0」と認識しないように接続にはプルアップ抵抗を使うとのことでした。
質問を進めるにあたり、一般にTTLの論理が「1」のとき出力電圧Min=2.7V、CMOSの入力が3.5V以上で「1」と認識することを前提に致します。
〔質問〕
TTL出力「1」= 2.7Vのとき、5Vにつられたプルアップ抵抗を介せば、CM0Sの入力はやっぱり2.7Vの電圧がかかって、CMOSは入力は「1」とは認識できないのではないかと思うのです。うまくいく説明をしていただければと思います。
うまくいかないと思う理由
TTL出力「1」=2.7のとき、電流は5Vから抵抗を介してTTL出力=2.7Vに流れます。TTL出力とCMOS入力は常に接続されていて、なおかつ電流が流れていてもTTL出力は2.7VであるのでCMOS入力も2.7Vとなり何もメリットがあるようには思えません。
お礼
ご回答ありがとうございます。非常に難しかったです。しかし、TTLの内部回路をしらないとどのようにプルアップが機能するか理解できないことがわかりました。私が勉強している本では、論理記号でTTLとCMOSがプルアップ抵抗で接続されて、私がどう考えても理解できないわけでした。 内部回路では、論理が[1]のときは、Q3のエミッタがリークによりわずかながら電圧降下を生じたほぼ5Vとなり、Q3がOFFとなり、結果プルアップ抵抗のほぼ5Vで出力されるのですね。冗長的な言い回しですいません。 間違いや、補足事項がありましたらまたご教授お願いいたします。 大変、勉強になりました。ありがとうございます。