カウンターロジック多段時のひげ

質問

以前74163の回路に関し質問をした者です。

delay回路部分を作ろうと思い、74163を8段重ねたら出てしまいました。ヒゲが。(非常に細いパルス)
(http://www.wenzel.com/pdffiles/161divdr.pdf参照、ここで74161を74163とし、8個にした)

使わない入力は全てグラウンドに落とし、パスコンは全ＩＣにつけました。それでも消す事が出来ません。
クロックは同軸ケーブルを使っています。

なんとか、ヒゲを消す方法ないでしょうか？

回答No.3

Teleskope · ベストアンサー

完成おめでとうございます。

>>　1段目のCarry outを2段目のEnable Pのみでなく、3段目以降のEnable Pにも接続することで遅延は1段目のみに由来することになると。 <<

　CEP( count enable arallel )入力は本来がその目的ですが、並列数（ファンナウト）に応じて遅延も増して、確か 3,4 段程度までしか有効でないはずです。
　今現在動いてる理由はカタログスペック値より実物が速いからですね。余裕があるのかオシロで見ておいた方が安心できるかもです。

お礼

お返事がとんでもなく遅れてしまってすみませんでした。別の作業が入ってしまい、放置状態でした。

>確か 3,4 段程度までしか有効でないはずです。

とのこと。勉強になりました。オシロで見たところ、ギリギリで動いている感じです。実際のスペックよりよいのに救われているのでしょう。多分。

いつもいつもありがとうございます。

回答No.2

Teleskope

>>　74161を8段重ねたらヒゲが。なんとか消す方法ないでしょうか？ <<

　8個なら出る方が当たり前です、前回の回路は出るのを前提にしていました。JKFF(74AC112)はJK入力にヒゲがあっても問題は起きません。

　また少し補足をお願いします；
(1) 現在は Delay ブロック単体をお作りですか
(2) 74161 とはTTLのスタンダード品のことですか??
(3) だとすれば、TTL の 161 が 8 個直列の初段 clk入力～最終段 CA出力の伝播遅延時間は、
　　tpd(typ,max) = (23,35)+7(11,16) = (100,147)
ゆえ 100ns (10MHz) で動かすには遅すぎますね。（ CEP端子を使う Carry Look Ahead も段数が多いと無力のようです。） ちなみに東芝や日立あたりの 74AC161 では
　　tpd(typ,max) = (5.8,9.5)+7(5.8,9.5) = (46,76)
ゆえ行けそうです。（前回の回答は10MHzを10Hzと混同して74HCシリーズを薦めてました、重ね重ね失礼しました。）
(4) お作りの回路の理的サイズは十分小さいと考えてよろしいですか?例えばカウンタの実装はICは横向き、縦方向に8個

　　N2回路　　N3回路
　　74161　　71616
　　74161　　74161
　　　　：　　　　　：
　　74161　　74161
　　74161　　74161
　　　　クロック駆動ゲート
　　　　DFFやJKなど

10MHz程度でDIPならIC間のクロック配線に同軸は不要です。　もし個々の161間を同軸でつないでるようなバラけた配置ならぜひレイアウトのご再考を。

(5)もしCA出力を他の用途に使う予定なら、D-FFを１段通して整形することをお薦めします。tpdの累積も消え去って 以後が楽です。（ 実は、間引き回路の出力に ヒゲがあっても構わないように D-FF で受けてます。）

（ 時間がとれなくてついに半月ほどネットを留守にしてました、レスを読み返してみると集中できてなくて誤記だらけで、まったく申しわけないです。）

補足

こちらこそ、お返事が遅くなってしまいました。すみません。再度、御回答どうもありがとうございます。
結論から言うと、成功しました。delay回路まで動きました。
(1)質問当時はdelayブロックを製作中だったのですが、前回使用していたＩＣと違っていたためにヒゲがたくさん出ていました。どうやらヒゲが出にくいＩＣとそうでないＩＣがあるようで、ヒゲが出にくいＩＣを使用することでどうにかごまかしてしまいました。ちなみにヒゲがでやすいＩＣはＨＣシリーズで、initializeすらノイズで行ってしまうくくらいでした。クロック周波数が大きくなってしまった場合にこのニゲ技は使用できませんが、とりあえず現状の仕様では問題なしです。
(2)74LS163を使用しています。(ノイズが少ないので…)
(3)そこまで気付きませんでした…でも動作しているように見るのはなぜ？？実はきり良く10段にしているのですが、typicalでも100ns越えてしまいますね…
今、トラ技Specialデジタル回路の設計入門を読んでいたのですが、このような対処案が挙げられています。
1段目のCarry outを2段目のEnable Pのみでなく、3段目以降のEnable Pにも接続する(以前の回路では定常的に5Vとしていた方)。こうすることで、遅延は1段目のみに由来することになると。やっとこの手の本が読めるようになってきました。
でもオシロで問題なく動いているように見えるのはなぜなんでしょう？？？これから解明します。
(4)(1)により解決したため、入力、出力以外の部分は同軸は使用しませんでした。
(5)前回製作したものは1号機とあって、今回のものよりヒゲがひどいようで、どうやらご提案されたＤ－ＦＦによって救われたようです。ありがとうございました。前回のクロックを使いまわす際の7404など、このようなミニテクに非常に救われております。

回答No.1

paddler

「ヒゲ」相当くらいの時定数の簡単な積分回路を通して少しなまらせた後、シュミットトリガなどで整形して矩形波に近い形に戻してやるというのはダメですか？