PLLのループフィルタ設計について

質問

よく巷にあるPLLのループフィルタで用いるアクティヴフィルタなるものですが、
これって伝達間数を見る限り0に極を持つため、すぐに飽和して
とても使い物にならないと思うのですが、どう思われますか？実際に作って試し
たけど上か下に張り付いて制御不能になります。なので、オペアンプの反転端子
から出力までの間の直列に繋がれた抵抗とキャパシタに対して抵抗を並列に入れる
と言う措置をして何とか使っています。この問題に根本的な解決策があるんでしょ
うか？みなさんどうされてますか？参考情報などお持ちでしたら教えてください。

回答No.1

sakadoneko

アクティヴフィルタで作った経験はないので参考までですが、オープンループ伝達間数が0に極を持つのはOPAMPと同じですから、正常に動けば普通の非反転増幅回路同様、問題ないでしょう。

ずっと上か下に張り付いたまま戻ってこないとすると、VCO入力が動作範囲をこえてしまって動作が反転してしまっているということですよね。
あるいはVCOのGND-VDDレールを越えてしまってラッチアップしてしまってるなんてこと無いですよね？
リミッタ回路を付けるとか、位相余裕をたくさんとってオーバーシュートさせないのが良いでしょう。

OPAMPの帰還回路が (R + C) // R でうまくループが閉じられると言うことなら、やはりループ設計がうまくいけば良さそうですね。
ひょっとしてR+Cのインピーダンスが高すぎてリップル分が除去できてなかったりしないですよね？OPAMP出力はちゃんと直流になってますか？

VCOでは位相が90°遅れますから、アクティヴフィルタの周波数特性はループを切る中域のみフラットにして、f=0で極、f=∞でゼロ点が良いですね。
すると (R + C) // R の所は (R1 + C1) // C2 の構成が最適です(C1≫C2)。
まずはC1ショートでR1 C2を調整してリンギング・スプリアスなど調整します。
その後でC1を調整してリンギング・ロックアップタイムを調整すればよいでしょう。
ボード線図を書けばより的確に設計できます。