Verilogで出てくるデルタ遅延について

質問

LSI設計で出てくるデルタ遅延について教えてください。
・デルタ遅延とは、どの様なものなのでしょうか？
・どの様な場合に考慮する必要があるのでしょうか？

また、やさしく解説しているHPなどあれば教えてください。

よろしくお願いします。

回答No.1

rabbit_cat · ベストアンサー

基本的には、デルタ遅延が問題になるような設計は「してはいけない」んで、少なくとも論理設計者の立場から言えば、まあ知らなくても問題はないような気もするのですが。

googleで検索しても、日本語ではいいページがみつかりませんでした。英語だと、こことかどうでしょう。
http://www.people.vcu.edu/~rhklenke/tutorials/vhdl/modules/m10_23/sld042.htm
簡単に言えば、シミュレーションの結果がシミュレータによって異ならないように、評価のやり方を定めているといえばいいでしょうか。

ただ、デルタ遅延が問題になるのは、細いグリッチが発生したらどうなるかとか、FFでデータ変化とクロック立ち上がりが同時にきたらどうなるか、とかなどの場合です。
そして、実際の回路が正しく動作するためには、グリッチが発生してもしなくても正しく動作するようにしておかなければなりませんし、FFのデータ変化が、クロックのsetup/hold時間以内に来てはいけません。ということは、デルタ遅延が問題になって動作が変わってしまうような回路は、実回路でも必ず問題を起こします。

実際の回路記述ではなくて、テストベンチの記述なら、まあデルタ遅延に頼った書き方をしても、いいといえばいいですが、基本的には避けたほうがいいでしょう。

お礼

ありがとうございます。
読んでみます。