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※ ChatGPTを利用し、要約された質問です（原文：FPGAで出力のタイミングを合わせる方法）
FPGAで出力のタイミングを合わせる方法
このQ&Aのポイント
- 現在FPGAを使用しております。データ60本の出力と同時にクロックも出力しており、データバススキューが最大500ps存在しますが、300psに抑えたいです。また、クロックをデータに比べて400ps遅延させたいです。ピン配置を変更できないため、他の方法を教えていただきたいです。
- 現在、FPGAを使用してデータ60本の出力とクロックの出力を行っています。しかし、データバススキューが最大500psもあり、300psに抑えたいと考えています。さらに、クロックをデータに比べて400ps遅延させたいです。ピン配置の変更はできませんので、他の解決方法を教えていただけると幸いです。
- FPGAを使用してデータ60本の出力とクロックの出力を行っています。現在、データバススキューが最大500psありますが、これを300ps以下に抑えたいと考えています。また、クロックをデータに比べて400ps遅延させたいです。ピン配置の変更はできませんので、他の有効な手段があれば教えていただけると助かります。
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http://japan.xilinx.com/support/documentation/data_sheets/ds162.pdf この説明書の中に次のような項目があります。 入力/出力ロジックのスイッチ特性 入力/出力遅延のスイッチ特性 表38:IODELAY2のスイッチ特性 タップ1-8の最大遅延 (8-424ps) これらの遅延タップを使えば400psの遅延が得られそうに思われます。 IC回路については使用経験がありますが、FPGAは経験ありません。 ピント外れの回答の場合はすみません。
お礼
回答ありがとうございます。 返事が遅れてしまい大変申し訳ありませんでした。 ご指摘の通り、IODELAY2を挿入することで、各ピンのタイミング調整を仕様通りに満たすことが出来ました。 ありがとうございました。