エミッタフォロワ

質問

「定本トランジスタ」のエミッタフォロワの解説の箇所で、
エミッタフォロワにあまり低いインピーダンスの負荷を接続すると
出力波形の負側がクリップする、とありますが、定本の説明は
いまひとつピンときません。
どなたかわかりやすい解説を宜しくお願いします。

回答No.10

surfcycleo

バイアスで10mAエミッタ（コレクタ）に電流を流しています。
交流の入力により、10mA±Xの範囲で変動します。
ただ、交流的にコンデンサが短絡状態になってReと負荷抵抗の合成で
340Ωに抵抗値が下がっているので9.8mA×340Ω=3.3以上下がりようがないからクリップする。
（交流信号のマイナス側は、エミッタ、コレクタ電流を9.8mAより減らす方向で作動させている）

その対策として、負荷抵抗の変わりに、定電流負荷のトランジスタで対策と本に載ってますね。
Ic（Tr１のコレクタ電流）=Ie(Tr２のエミッタ電流）+IL（負荷に流れる電流）
↓
Ic（Tr１のコレクタ電流）=10mA+IL（負荷に流れる電流）＞0

Icは0A以下にならないので、ILも-10mAまでしか流れない。

回答No.9

Ruffie

私もここで引っかかりました。
　質問されたときから、すでに４年がたっており、質問者はもう困ってはおられないでしょうが、他の方の参考になればと思い、私の考えを書いておきます。
　結論から先に書きますと、これは、コンデンサの放電によるものです。詳細は、以下のとおりです。
　出力がクリップし始めた時、Trはカットオフ（電流が流れない状態）しています。Trがカットオフすると、コンデンサは放電を始めます。このコンデンサには、エミッタ電圧VEと出力電圧Voの差の約6.6Vがかかっています。（この電圧は、1kHz入力時は、ほぼ一定です。理由は後述。）コンデンサの放電は、コンデンサのプラス側から680ΩのREをとおり、グランドを経由して、負荷の680ΩのRLをとおりコンデンサに戻ります。このとき、REに発生する電圧は3.3Vで、これがクリップ電圧です。
　この放電は時定数が64ms（後述）ですので、入力Viが3.3V+0.6V=3.9Vに戻るまで（0.5ms以下）、ほぼ一定です。
　負荷抵抗がREの680Ωに比べて大きいときは、放電時の電圧降下の多くが負荷抵抗側に発生し、REの電圧降下がもっと小さな値になりますので、クリップ電圧も低くなり、負荷抵抗が十分大きければ、クリップしません。
　再度書きますが、コンデンサの時定数は、放電時、47μ×（680Ω+680Ω）=64msで、1msより十分大きく、1kHz入力時のコンデンサの両端にかかる電圧はほぼ一定です。
　説明は、以上です。図があるともっと良かったのですが。

回答No.8

noname#77381

まず、負荷のない場合のグラフを書きます。

入力が無い場合は、縦軸を電流(Ie)、横軸を時間とすると、9.7mAのところに
横軸と水平な直線が引けます。これが動作点Ｑになります。

これに、8Vp-pの正弦波を入力すると、Veは6.6V±4Vとなりますので、
電流は 9.7mA±5.9mAとなります。
これを先ほどのグラフに追記します。9.7mAを中心に±5.9mAの正弦波です。

縦軸を電圧(Ve)、横軸を時間としたグラフを書いても、6.6V±4Vとなります。
V = I x R = 9.7mA±5.9mA x 680Ω = 6.6V±4V

次に、負荷680Ωを接続した場合を考えます。
交流的にはReと680は並列接続なので、Reが340Ωになったと考えられます。

しかし、入力が無い場合は直流ですので、Ieは先ほどの同じ9.7mA で変わりません。
つまり動作点Ｑは不変です。したがって、9.7mAを中心に変化することになります。

これに、8Vp-pの正弦波を入力した時 Veは6.6V±4Vとなるはずですが、
交流的には340Ωですので、6.6V±4Vとなるには、9.7mA±11.8mAながれる必要があります。
ここで、19.4mA±11.8mAではないか？とおもってはいけません。
動作点Ｑは、あくまでも9.7mAです。
19.4mA±11.8mAというのは、負荷を付けないでRe=340Ωとした場合です。

これを先ほどのグラフに追記します。
9.7mA±11.8mAですので、下に2.1mA出っ張ります。(クリップします)

トランジスタは、逆流しませんので、出っ張った2.1mAは流せない。
つまり、2.1mA分の電圧降下は得られれません。

これらは、アナログ的なイメージでも捕らえることができます。
入力が無い場合をイメージしてください。今、Ie=9.7mA流れています。
そして、入力が4v下がったので、出力も4v下げようと思って Ieを減
らしたけども 9.7mAしか流れていなかったので、9.7mA 以上は減らせない！
つまり、9.7mA * 340Ω = 3.3Vしか変化させることができない！
入力が無い場合は、DC。変化が生じた場合は、ACと。

回答No.7

soramist

不思議でも何でもありません。
あたりまえのことです。

人の意見に耳を傾けず、自説を強引に主張しようとする態度がこういう結果を招くのです。
これに懲りたら、今後は人の意見を謙虚に聞くようにしましょう。

いいっ放しでは不親切なので、前回の考え方で、誤っているところをちょっとご指摘しておきましょう。

>出力カップリング用のキャパシタは急速充電されますが、エミッタに接続されたカップリングキャパシタに蓄えられた電荷のために、・・・

これは、全く直流的な考え方です。
「カップリングコンデンサ」は、通過周波数域においては、「無いのと同じ働きをする」ということを思い出してください。
時定数の計算は必ずしも誤っていませんが、ここで計算されるのは、「低域カットオフ周波数」です。
高域側は問題なく通過します。
また、カットオフ周波数から下は、”急激にクリップするのでなく、徐々に落ちて”行きます。
（なお、ここの説明は、質問のポイントである「負荷抵抗との関係」に、全く触れられていませんね？）

>最大コレクタ電流の制限でクリップされることもあるとは思いますが・・・

何回も言いますが、最大コレクタ電流ではクリップしません。
クリップするのは振幅の下側です。
上側では、飽和を示す特徴的な”つぶれ方”をします。
オシロで波形を見れば両者の違いは一目瞭然です。

実際に自分の目で確認しないで、頭の中だけで物事を考えることを、机上の空論と言います。

回答No.6

inara

ANo.5です。
「定本トランジスタ回路の設計」をちゃんと読んでいませんでした。負側がクリップする原因は p.75-76 に書ますね。
こういう現象があるとは知りませんでした（波形の写真もあるので本当なのでしょう）。エミッタ抵抗が低すぎる場合、波形の正側では、最大コレクタ電流の制限でクリップされることもあるとは思いますが、負側でもあるのですか。

コンデンサの容量に関係なくこういうことが起こるとすれば、図６(p.76）の等価回路にあるように、エミッタ抵抗 Re = 680 Ω と負荷抵抗 RL = 680 Ω の並列抵抗（340 Ω) が、コンデンサなしでぶら下がっている場合にも起こるということですね。何だか不思議な気がします。

回答No.5

inara

「定本トランジスタ回路の設計」が手元にあります。
出力波形の負側がクリップする原因は、エミッタ抵抗から出ている出力カップリングコンデンサの容量によるものです。

問題の回路（p.87）は2CS2458のコレクタがVcc(15V)、ベースはVccとの間にR1(10kΩ）、ベースとGND間にR2(10kΩ）でVcc/2にバイアスされ、入力信号は10μFのキャパシタを介してベースに加えられます。エミッタからGNDにRe=680Ω、エミッタから10μFのコンデンサを介して信号が出力されるようになっています。

入力信号の振幅が±1Vのとき（交流結合なので振幅だけわかっていれば良い）、ベース電圧は 7.5±1 V となります。エミッタ電圧は ベース電圧から VBE（～0.7V）を差し引いた、6.8±1 V となります。

入力信号の周波数が低い場合は、入力と出力の振幅は同じですが、周波数が高い場合や矩形波のような立上り・立下りの早い波形を入れると問題が起こります。入力信号が立上がる側ではトランジスタがエミッタフォロアとしての動作状態となるので、出力カップリング用のキャパシタは急速充電されますが、エミッタに接続されたカップリングキャパシタに蓄えられた電荷のために、入力信号の立下りのとき、エミッタの電圧よりも早くベース電圧が下がってしまうことになるのでトランジスタは完全にOFF状態になります。したがって、充電されたキャパシタはエミッタ抵抗Reに放電するしかありません。このときエミッタ電圧の下がり方の時定数 Re*C = 680*10e-6 = 6.8 ms です。

エミッタ電圧がこの時定数で下がっている途中、入力信号の立上がりが来ると、トランジスタが再び動作状態になります。つまりエミッタ電圧が下がりきらないうちに正側（立上がり）信号が来るので、全体の波形は負側がつぶれたような波形になるということです。

つまり、ご質問の回路の場合、負側で波形がクリップするのは、トランジスタが飽和したからでも、PNPトランジスタの特性が悪いわけからでもなく（この回路はNPNトランジスタしか使っていない）、負側は、出力のカップリングキャパシタがエミッタ抵抗を通じて放電する時間があるために、入力信号によっては立下りの悪い波形になって、結果的にクリップ（つぶれた）波形になるということです。

なお、この回路は正電源ですが、出力はキャパシタ結合になっているので、正負の電圧信号（交流）が出力されます（それで負側という表現を使っていたわけです）。

回答No.4

soramist

>負荷インピーダンスをつないだため、交流負荷直線の傾きが変化して
負側の最大振幅が小さくなる、ということでしょうか。

その通りです。
（エミッタフォロワの場合）マイナス側ではクリッピングが起きます。
（波形がチョン切られる）
プラス側でもピークレベルの減退が起きますが、マイナス側に比べて、なだらかです。
（理由は、Vce-Ic曲線を眺めながら考えて見てください）

>定本の説明より、動作直線で考えた方が理解しやすいと思いました。

ハイ
Trの動作は、特性曲線に乗せて考えるとわかりやすいです。

回答No.3

soramist

一口で言うと、「負荷をつないだことにより、負荷直線（交流負荷線）が立ってくるから」です。

下記URL「図：トランジスタの静特性と負荷線」を見てください。
http://w3p.phys.chs.nihon-u.ac.jp/~takizawa/tex/tramp/node2.html

これは、エミッタ接地回路の動作説明図なので、定数としてはあまり適当でないのですが、コレクタ接地回路（エミッタフォロワ）にも流用できますので、補足を加えながら、この図でご説明します。

エミッタ接地との違いは、エミッタ接地ではVCEの増加と共に出力振幅も山（peak）を迎えるのに対し、エミッタフォロワでは、VCEが増加するに従って出力振幅は谷に向かう、という点です。
（電源電圧-VCE=エミッタ電圧）

点線は「直流負荷線」です。
Q点（4V,1mA)が動作基点になっていて、勾配が負荷抵抗（エミッタフォロワではエミッタ抵抗:RE）になります。
（正確には「勾配:y/x」ではなく、「勾配の逆数:x/y」）

この図から、エミッタ抵抗は[6kΩ]と読み取れます。
また、電源電圧は10Vであることがわかります。

負荷に例えばオシロ（ハイインピーダンス）だけをつないで、観測する場合など、Trの動作はこの線上を行き来します。
「最大の振幅がとれるケース」です。
（この動作基点は厳密には最適点ではありません。もう少し右下に寄せた方が最大振幅がとれることがおわかりかと思います）

実線は「交流負荷線」です。
勾配が4kΩになっていますので、多分エミッタ抵抗6kΩに負荷抵抗12kΩが並列に入ったものと推算されます。
このため、最大出力が8V(B点)に落ちています。（動作基点は不変）

直流負荷線(負荷なし）では、動作基点に対し最大片側振幅6V（4→10V)振ることができたものが、12kΩの負荷をつないだとたん、最大片振幅4V（4→8V）に落ちてしまいました。
もし両側に同じだけ振れるように動作基点が設定されていたとすると、前者は4.3Vrms、後者は2.8Vrmsでクリッピングが起きることになります。

以上は、波形の谷（右側）だけについて、観察しましたが、波形の山（左側）においても、負荷をつなぐことによって、（僅かではありますが）「最大振幅の減少」が起きていることが観察されます。

ただ、動作直線をよく観察すると、波形の谷（右側）では、「急激なクリッピングが起きる」のに対し、波形の山（左側）では「徐々に山が潰れて行く（コレクタ飽和は急激には起きない）」という違いがあることがわかります。
（オシロで観測していると、この違いがよくわかります）

[まとめ]
　(1)”低い負荷抵抗”をつないだときに限って、クリッピングが起きるのではなく、負荷抵抗をつないだ途端から、クリッピングは起きやすくなる、と考えるのが妥当。
　(2)エミッタフォロワでは、振幅の「谷」（入出力同相）でクリッピングが起きる。（「山」では潰れが起きる）
　エミッタ接地はこの逆。
　(3)最大振幅を得るために、動作基点の選定は極めて重要。
　（実際の負荷を接続し、オシロで上下波形を観測しながら動作基点を定める）

参考URL：

http://w3p.phys.chs.nihon-u.ac.jp/~takizawa/tex/tramp/node2.html

お礼

回答ありがとうございました。

負荷インピーダンスをつないだため、交流負荷直線の傾きが変化して
負側の最大振幅が小さくなる、ということでしょうか。

定本の説明より、動作直線で考えた方が理解しやすいと思いました。

回答No.2

inara

tetsumyiさんの説明は、NPNトランジスタを１個使ったエミッタフォロアに容量性の負荷をつないだ場合ではないでしょうか。トランジスタがOFFになったときはエミッタ抵抗を通して放電するしかないので、負荷容量が大きいと、クリップというより、波形の立下りが悪くなる現象のことだと思います。

tm-tkさんの質問にある「出力波形の負側がクリップする」というのは、±電源のプッシュプル回路（NPNのエミッタとPNPのコレクタがつながっていて、そこが出力になっている）で、PNP側がONになった場合のことでしょうか？だとしたら、「一般にPNPトランジスタの駆動能力はNPNより劣っている」というのがその原因ではないでしょうか。コンプリメンタリ型ならNPNもPNPも特性が揃っているはずですからそのようなことはないと思いますが。

回答No.1

tetsumyi

回路図を見ながら説明しないとわかりにくいですが
NPNトランジスタでのエミッタフォロワは＋側はトランジスタから多くの電流を
出力に流すことが出来ますが、－側は抵抗を通してアースに落とすことになります。
ですから、出力の負側はクリップし易くなります。
これを改善するために＋側、－側共にトランジスタで電流を流すように
コンプリメンタル出力が使われています。