std_logic_vector のピンアサイン

質問

cyclone ii ボード、Quartus ii 13.0sp1 です。

port ( a, b : in std_logic_vector (15 downto 0);
としたとき

(1)Pin Planner でピンアサインをしないで、コンパイルするとOKです。
(2)まずa[15]にFitter Location に表示されているピンを設定して、コンパイルするとOKです。

全てをFitter LocationのようにすればOKだと思うのですが、そうすると配線が整然としません。
そこで、自由に設定できるのかな（？）と思って
どういうルールで設定するべきかもわからぬままに
a[15]にいろいろなPIN_xを設定してみると
(3)PIN_141ならばコンパイルはOKでした。
(4)PIN_1ならばコンパイルエラーでした。

std_logic_vector (15 downto 0) の場合どのようなルールでピンアサイン
するのか教えてください。

回答No.1

TIGANS

回答がつかないようなので。
FPGA開発環境ではいろいろと制約あるので専門のフォーラムで訪ねましょう。
https://forum.macnica.co.jp/c/altera

一番ありそうなのは、std_logic_vector (15 downto 0)のピン割当が
IOバンク境界を跨いでいるのではないかということです。

FPGAではIOバンク毎に異なるIO電源電圧を設定できるので
同じ制約を持ったグループをコンパイルに先立ち予め定義しておかないと
VHDLの素からのコンパイルのIOバンクまたぎは怒られるような気がします。