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Verilogでメモリに初期値を記憶する方法

VHDL言語で次のようにしてRAMエリアに初期値を記憶しましたが, Verilogで同じことをinitialで行おうとしてもうまくいきません。 どうすればよいかアドバイスを下さい。 type ram_type is array (0 to 3) of std_logic_vector (7 downto 0); -- RAM : 4 Byte signal RAM : ram_type:= ("00010010", "10010001","00001111","10001001");

みんなの回答

回答No.1

どう記述して、どうダメだったのかを説明しないと回答は難しいです。 上記から察するに、回路側ではなくてテストベンチ側ですよね? そういった事柄も説明しないと。 ちなみにテストベンチであれば initialで初期化できます。 従って、「出来ない」といわれても回答に困るわけです。

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