VHDLについて教えてください

質問

VHDLついてお教えください。

今、VHDLの勉強しているのですがsignal文とvariable文の違いが良く分かりません。
以下の記述で(1)の結果なぜこのようになるのか分かりません。
ご存知の方、ご教授願います。

例（１）
process(A, B, C, D)
begin
D < = A;
X < = B + D;
D < = C;
Y < = B + D;
end process;

結果
X < = B + C;
Y < = B + C;

例（２）
process(A, B, C)
variable D : std_logic_vector( 3 downto 0 );
begin
D := A;
X < = B + D;
D := C;
Y < = B + D;
end process;

結果
X < = B + A;
Y < = B + C;

回答No.1

Werner · ベストアンサー

前者は同時処理文なので全ての文は並列に動作します。
（イメージとしては回路上の配線。）
このとき、同じ信号への代入は後で代入した方が優先されます。
DにAとCを同時に代入するわけにはいきませんからね。

VHDL（プロセス文とタイミング）
http://laputa.cs.shinshu-u.ac.jp/~yizawa/VHDL/process.htm