• ベストアンサー
※ ChatGPTを利用し、要約された質問です(原文:RTLの書き方について 非同期リセット)

RTLの書き方について 非同期リセット

このQ&Aのポイント
  • VHDLでLRCKとBICKの関係をつかってクロックの数をカウントするカウンタを作りたいが、リセットの部分でわからない部分がある。
  • カウンタはクロックの立下りでカウントし、LRCK=1となったときにカウンタをリセットする方法を考えているが、記述方法に問題がある。
  • シミュレーションでは動作するが、論理合成でエラーとなってしまうため、リセットの方法にアドバイスを求めている。

質問者が選んだベストアンサー

  • ベストアンサー
  • coredump
  • ベストアンサー率46% (12/26)
回答No.1

どもです。 VHDLなんてすっかり忘れてますし、業務でやっていたわけでもないので、間違っている可能性大ですが。。。。 たぶん、上記のような非同期リセットは出来ません。 通常非同期リセットというものはRSTのところの部分 を言います。なので elsif FLG_REG='1' then CNT_REG <= (others => '0'); の部分はダメです。 FLG_REGは初期状態が設定されていないし、CNT_REGは3bitしかないので何に使用するか不明だし、これ以上はちょっと説明できそうにないです。。。。

pony666
質問者

お礼

上記のようなリセットは出来ないみたいですね。 どうもありがとうございました。 他の方法を検討してみることにします。

すると、全ての回答が全文表示されます。

関連するQ&A