CMOSの特性ばらつき

質問

CMOS半導体の特性ばらつき見積もりのため、ss、sf、tt、fs、ffの5段階でシミュレーションを行うのが一般的かと思われます。さて、実際の製品レベルで見たときコーナー品の発生確率を知りたいと思います。たとえば、CMOS100素子で構成される半導体チップを考えます。
（１）同一チップ内での特性ばらつき
同一チップ内のある素子に着目しそれがssに相当するものであったとすると、すべての素子がssもしくはそれに近い特性であると考えれば良いのでしょうか。それとも、素子によっては全く違う特性（例えば、tt）のものが混在すると考えれば良いのでしょうか。
（２）同一ロット
上記の仮定を同一拡散ロットで考えた場合はどうでしょうか。
（３）発生確率
100素子すべてがss相当品となる発生確率は如何ほどと考えればよろしいでしょうか。

回答No.2

angkor_h

CMOSの話ではありませんが、ロットと精度ばらつきに付いてのご参考です。

ラジアル抵抗1/4WJクラス(±5%クラス)の場合、同一ロット(詰め袋)内で±5%内に分布ということではなく、
とあるロット製品内のばらつきは、+3%±1%、時期が異なる別ロットでは-3%±1%でした。
製造技術が安定しており、ロット内ではばらつきは殆ど無い状況。
とあるラインの製造結果を見て、FクラスかJクラスかに分類しているように思えます。
20年ほど前の、購入品評価の結果(経験)です。

無用な情報であれば無視してください。

お礼

同一ロット内でのばらつきはほとんどないようですね。参考にありました。

回答No.1

shintaro-2

今時８インチウェハで製造しますので、

同一チップがインテルのCPUほど巨大でない限り、チップ内ばらつきは微々たるものです。
同一拡散ロットでもまあ微々たるものでしょう。

仮定の条件が多すぎますので、
半導体の製造あるいはテスト関連の論文をご覧になっては如何？

お礼

ありがとうございます。詳細は文献をあたってみます。