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Verilog

16ビットのデータを32ビットに拡張する符号拡張(2の補数含む)のモジュールを作りたいのですが、どうすれば出来るのかがよくわかりません module SignExtension(a, result); input [15:0] a; output [31:0] result; どなたか宜しくお願いします

みんなの回答

  • Werner
  • ベストアンサー率53% (395/735)
回答No.1

aの最上位(符号)ビットa[15]をresultの増えた分のビット全てに入れるだけです。 符号拡張の意味が分かっていれば悩むところなんて無いと思うのですが。

参考URL:
http://itpro.nikkeibp.co.jp/members/ITPro/ITBASIC/20010719/2/zu7.html
lockwell
質問者

補足

すみません。意味は理解しているのですが、ただ単にそれをverilogでどう表せばいいのかがわからなかったんです。 なんとか自己解決しました。ありがとうございます^^

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