verilogでデマルチプレクサの作り方

質問

verilog初心者です。
ISEにてロジックを作成しているのですが、
verilogでデマルチプレクサをつくりたいのですが良い参考資料が
見当たらない為困っています。

module SEL(CLK, S, OUT);
input CLK;
input [2:0] S;
output [3:0] OUT;

といったような構成なので

このクロック信号をセレクト結果によって
たとえば
s＝000
OUT[0]=CLK
OUT[1]=0
OUT[2]=0
OUT[3]=0

s=001
OUT[0]=0
OUT[1]=CLK
OUT[2]=0
OUT[3]=0

といったようにしたくて、case文等を使用して
出力させようと記述してみたものの、エラーでパラで出力できない
と表示されます。

何卒アドバイスをお願いします。

回答No.2

lachesis-r

正確なエラーコードと、そのエラーを再現できる「最小の」コードを載せてはいかがでしょうか？

回答No.1

rabbit_cat

case文を使って、普通に書けば普通にコンパイルできるはずです。

この質問文では、具体的にどんなソースを書いたのか全く分からないので、これ以上のアドバイスはできません。