回路シミュレーションで起こる出力のズレ

質問

回路のシミュレーションを行って気付いた疑問があるのですが、
１つ目の回路はゲートを5つ使用して組みました。
２つ目の回路はゲートを1つ使用して組みました。
※この2つの回路は真理値表では入力も出力も同じになります。

低周波でのシミュレーションは、１つ目と２つ目の入力も出力も綺麗に一致するのですが、高周波でシミュレーションを行うと出力にだけズレが生じるのですが、これは何によるものですか？

回答No.2

info22 · ベストアンサー

どんなゲート素子も論理回路素子も、入力が変化してから、出力が確定するまでの遅延時間がかかります。論理素子の内部回路の複雑さや素子がTTLかC-
C-MOSなどの種類、高速素子と低速素子の回路技術の差異により、遅延時間が異なりますが、数ns(ナノ秒)～100nsの程度あります。LS型TTLやALS型TTLゲートで3～10ns位の遅延があるかと思います。ゲートを5つ接続すれば、この遅延時間が5倍になります。
この遅れ時間は真理値表には現れません。真理値表は入出力が安定してL,H（0と1レベル）が確定したときの入力に対する出力を表にしたものです。

入力のパルスの周期を短く（つまり高い周波数のパルス波形に）して行くと、ゲートの段数により、遅延時間の効果が現れて、入力の変化から出力波形が、遅れて出てきます。通過するゲートの段数が多くなるほど、出力の遅延（遅れ）が段数に比例して大きくなります。

低周波では、入力波形を観測するオシロスコープの時間軸を縮めますので、遅延は殆ど観察できなくなります。高周波になると、時間軸を延ばしますので、遅延時間は観察できるようになって行きます。あまり高周波になるとオシロの性能により、波形がなまってしまいますので、入力するパルス周波数の10倍以上の帯域のオシロを使わないと正確な波形の観測ができなくなリます。

シミュレーションでもゲート素子の遅延時間が設定してあれば同じ減少が観測できます。

補足

素晴らしい回答ありがとうございます。

あと、ＤＦＦの回路で２つの出力信号を見比べると位相が逆転しているだけでなく、パルス幅も異なっているのですがこれも同じ理由ですか？

回答No.3

info22

#2です。
論理信号では、入力信号が
LレベルからHレベルに移行するとき、論理回路がH入力と見なす電圧レベルと、
HレベルからLレベルに移行するとき、論理回路がL入力と見なす電圧レベル
が非対称のため（特にTTL）、大体デューティ（パルス占有率）が0.5（HレベルとLレベルの割合が同じ）の矩形波パルスを入力しても高い周波数やなまった波形を入力すると、出力の波形のデューティ（パルス占有率）が0.5でなくなってしまいます。
D－FFの中にもゲート回路がかなり使われていることとFFが複数入っていて、帰還回路が多重に入っていること、クロック入力のエッジでトリガーはかかる時の微妙なゲート回路への微妙な時間ずれも発生する所から、Q、Qバーの立ち上がりと立下りは通常一致しません。低周波動作の場合は目立ちません（見えない）が、高周波動作になると、タイムラグの差が、数ns(ナノ秒)でも目立ちます。
D-FFを使った非同期式カウンターでは時間遅れの為、ヒゲ状のスパイクノイズが出ます（時間軸を拡大したり、高い周波数で動作させるよ目立ちます。）。

FF（フリップ・フロップ）は、内部で多重に帰還がかかっている構造て構成されていて、ゲートの遅延が伝播して累積します。普通のゲートの遅延が5ns前後と少ないですが、FFでは数十ns（30ns～40ns程度）の遅延が発生します。

お礼

分かりました。丁寧な解説感謝します。

回答No.1

nrb

実際の回路では動くまでに時間が掛かります
その為にゲートに入る時間に差ができる事がありますのでタイムラグによるものです