CPLDで平均等の数値演算

質問

お世話になります。

CPLDというモノ自体がもう少しわかっていないものですが、74シリーズのようないろんなロジックICをプログラムで構成できるものと理解しています。(あってますでしょうか...)

今、A/Dコンバータを使ってDCレベルのアナログ信号をARM7のCPUを使って取り込んでいますが、取り込み結果のノイズレベルに問題があって四苦八苦しています。オシロスコープでA/Dの入力ノイズレベルを確認していますが、ほぼそのとおりの数値がでてきています。ここからさらにデジタル処理によってノイズレベルを低く抑えたいという趣旨です。

具体的には、数十μsの周期でA/Dの変換結果をそのままCPUで読み込んでいますが、連続したn個の値を平均化すれば、ノイズ成分が収まることが経験的に確認できています。 しかし、CPUでそれをやろうとすると、周期の数十μSの時間のうちに何度もA/D変換をさせなければならず、CPUでは処理時間が足りなくなってしまいます。

あれこれ調べていますと、CPLDを使うとμS以下の処理速度でできるのではないかと、感じてきています。
（もちろんA/DコンバータはもっとSPSの速いものにします）

たとえば、あるトリガによってCPLD内が初期化され、A/Dコンバータの変換結果をn回取り込み⇒前回の値と加算処理をし、n回加算し終えて外部へ出力します。CPUはその値を取り込み、nで割った平均値を取得できるのではないかと考えています。そして結果的にノイズレベルがデジタル的に抑えられた状態で取得できるものと思います。
（もっといえば、nで除算する処理もCPLDでできれば有難いのですが・・・）

CPLDでそうした事が可能なのでしょうか?

識者の方のご意見をお願いいたします。 m(_ _)m

回答No.1

okazaki0ko · ベストアンサー

＞　74シリーズのようないろんなロジックICをプログラムで構成できるものと理解しています。(あってますでしょうか...)

合っています。

＞　数十μsの周期でA/Dの変換結果をそのままCPUで読み込んでいますが、連続したn個の値を平均化すれば、ノイズ成分が収まることが経験的に確認できています。

もうひとつの解決方は、アナログフィルタを通す方法です。
元のアナログ信号をあなたの必要としているＡＤ変換周波数の２倍をカットオフ周波数とするローパスフィルタを通せば、オシロで見ているノイズは消えるでしょう。
もちろん、ＡＤ変換周波数もその周波数に落とします。

＞　CPLDでそうした事が可能なのでしょうか?

ＡＤ変換はＣＰＬＤではできません。
よって、必要なサンプリング周期のＡＤコンバータを動作させなければなりません。
その周期は、ＣＰＬＤのクロックと同期を取るのが定石です。
それをｎ回加算し、ｎで割れば良いのは、理解しているとおりです。
さて、ここでｎをいくつにするべきか、です。
デジタル回路においてｎ（≠２の冪乗）で除算するのはコストのかかる演算です。
よって、ｎを２の冪乗に置くべきです。
２０μ秒のＡＤコンバータで１ｍ秒毎にデータが欲しいのであれば、ｎ＝３２となるでしょう。
∵２０μ秒×３２＝６４０μ秒≦１ｍ秒
１５μ秒であれば、ｎ＝６４でも可能です。
∵１５μ秒×６４＝９６０μ秒≦１ｍ秒
３２で除算するということは、ｌｏｇ２（３２）＝５なので、５ビット右シフトすることと同じです。

お礼

okazaki0koさん、遅ればせながらご回答ありがとうございました。
しばらくここを覗いてなかったのと、回答投稿のあったときにお知らせが届く設定になっていなかったようで、気づきませんでした。

実は、過去のトラ技にアルテラのMAX2が付録で添付されていたので
早速使っていました。(知らずに5V印加してこわしちゃいましたが・・・)

2のべき乗での加算処理に関しては、参考になりました。

改めて御礼申し上げます。ありがとうございました。