Verilog HDL 3_5セレクタ
Verilog_HDLで3_5セレクタを作成しているのですが、うまくいかないので助けてください。
１つの4ビットの入力と2つの5ビットの入力の中から5ビットの出力を選び出す回路です。入力が4ビットのとき、最上位に0をつけ、5ビットにする。SELの組み合わせにより、出力を選択する。
/* 3-5SELECTOR */
module SEL3_5module (A, B, C, SEL, OUT);
input [3:0] A;
input [4:0] B, C;
input [1:0] SEL;
output [4:0] OUT;
wire [4:0] IN;
CONECT (A[0],IN[0]);
CONECT (A[1],IN[1]);
CONECT (A[2],IN[2]);
CONECT (A[3],IN[3]);
CONECT (0,IN[4]);
assign OUT = SEL4_5_FUNC (IN, B, C, SEL);
function [4:0] SEL4_5_FUNC;
input [4:0] IN, B, C;
input [1:0] SEL;
case ( SEL )
0: SEL4_5_FUNC = IN;
1: SEL4_5_FUNC = B;
2: SEL4_5_FUNC = C;
3: SEL4_5_FUNC = 0;
endcase
endfunction
endmodule
エラー文はError: Node instance "comb_4" instantiates undefined entity "CONNECT"
Error: Node instance "comb_5" instantiates undefined entity "CONNECT"
Error: Node instance "comb_6" instantiates undefined entity "CONNECT"
Error: Node instance "comb_7" instantiates undefined entity "CONNECT"
Error: Node instance "comb_8" instantiates undefined entity "CONNECT"
です。
よろしくお願いします
