ゲートにかける電圧の制限方法？(ゲートの保護回路)について
ゲートにかける電圧の制限方法？(ゲートの保護回路)について
こんにちは、以下について質問させてください。
まずは、現状を書きますと…
現在DCモータを回すのにFETでHブリッジを組んでいます。
回路図は写真のようにしようかと考えています。電源電圧は24Vです。
今回聞きたいのは、ゲートにかける電圧の制限方法です。制限という表現が合っているのかは解りませんが…
今回使用を考えているFETはVGSが±20Vの物です。今までは12V程度の電圧で制作していたのでゲートには0V-12V程度しか電圧がかからず、最大でもG-S間電位差は12V程度だったので写真(D1 ZDIODEとD2 ZDIODE無しの状態)のような回路図でもいけたのですが、
今回24VにしたことでG-S間電位差が最大24V程度となりFETの定格VGSをオーバーしてしまうため何かしら考慮する必要が出てきました。
というわけで、
インターネット(FET ディスクリート FAQ サポート ルネサスエレクトロニクス FAQ-ID : fet-1401 2SK1288の保護ダイオード)
(URL:http://www2.renesas.com/faq/ja/f_fet.html)
を参考に写真(D1 ZDIODEとD2 ZDIODE有りの状態)のような回路を考えてみたのですが自分でも????というような感じです。
そもそも、ツェナダイオードをこのように使っても大丈夫でしょうか？
計算したところゲート電流は±300mA程度なのですが、ツェナダイオードは無事なのでしょうか？
この部分の動作は、
下段はプッシュプルからの出力とGNDとの電位差がツェナダイオードの電圧より大きくなった場合、カソードからアノードに向かって電流が流れ、R11に流れる電流が増えその結果、
抵抗部分での電圧降下が大きくなり、下段FETのゲート電圧はツェナダイオードの電圧と同じになる(ゲートにかかる最大電圧)。
上段はプッシュプルからの出力と電源電圧との電位差がツェナダイオードの電圧より大きくなった場合、カソードからアノードに向かって電流が流れ、R5に流れる電流が増えその結果、抵抗部分での電圧降下が大きくなり、上段FETのゲート電圧はツェナダイオードの電圧と同じになる(ゲートにかかる最小電圧)。
でいいのでしょうか？？？もし、そうだとすると現回路ではツェナダイオードに過電流が流れ(抵抗はFETの立ち上がり周波数を高くするために、かなり小さく(82Ωを予定)してあるので)、死んでしまうのではないか？などとも思うのですが(無事かと聞きつつも…)どうなのでしょうか？？
仮に大丈夫だったとした場合、ツェナダイオードのスイッチングノイズ除去にコンデンサ(電解とセラコン)を入れようと思うのですが、効果は期待できるのでしょうか？入力容量が増えるだけのような気もするのですが…もし、メリットがあるとしたらそれぞれどの程度が望ましいんでしょうか？一様ツェナダイオードの電圧は12Vを予定していますがこの辺はカットアンドトライでやった方が無難でしょうか？
また、別案として
ゲートドライバ用に12V電源を作り、下段は0V-12V、上段は12V-24Vで信号をスイングさせようかとも考えたのですが、どう考えても上段のプッシュプルの前段が大変なことになりそう
なのは目に見えてるし…
G-S間に抵抗(抵抗6,12)を入れて分圧してゲート電圧を調整しようかとも考えたのですが、ゲート抵抗がそもそも、かなり小さいため追加の抵抗も小さくしなくてはならず、電力の無駄になってしまうため
今回は却下としました。今では抵抗5,10の1000倍程度以上を予定していますが特に根拠は無いです。今回の回路ではそんなに必要もないような気が…
基本的には写真のような回路図で行ってみたいのですが(ゲート保護は別として…)他に何かいい方法はないのでしょうか？また、一般的にどのような手法が用いられているのでしょうか？
よろしくお願いします。他にもお気づきの点があればご指摘いただけると嬉しいです。
先ほど処理や写真を間違えて2回ほど削除してしまいました。見てくださった方がいたらすみませんでした。
補足
ありがとうございました。 私もスーパーゲイトで検索するとこれが出てくるのですが、最後のシーンが書いてないのでわかりません。 そのような気もしますが、このエピソードは最後のシーンでヴァーラがスーパーゲイトを完成させますか？