CPLDでの分周について

質問

入力クロック1MHzを、8bit(4×2のBCDコード)で099の入力信号に対し、同じく99種類の出力パルス(入力"1"で20Hz程度,入力99で2KHz程度)を生成する機能を設けたいのですが、CPLDで実現可能でしょうか。

CPLDは分周自体が不得意と聞いた事もあるような気がしますが・・・
宜しくお願いします。

回答No.1

noname#230359

ＣＰＬＤは分周回路が苦手というのは個人的には聞いたことがないのですが、実装効率の問題とか、速度的な問題のことではないでしょうか。
クロックが１ＭＨｚ程度ならまず問題は無いでしょうし、同期回路で組めば分周回路自体は問題ないと思います。
ただ、分周比の連続可変回路は、回路自体がそれなりに複雑になると思いますので、ゲート数がそれなりに大きなデバイスが必要かもしれませんね。

お礼

回答ありがとうございます。

>ＣＰＬＤは分周回路が苦手というのは個人的には聞いたことがないのですが

分周回路が苦手という認識は間違っていた様ですね。勉強になりました。まだまだ修行が足りませんね。

現時点でもHDL記述と奮闘中なのですが、100種類のクロックをカウンタにて生成させ、それをセレクタに入力させて出力として使用したかったのですが、私のHDL記述ではCPLDの最大マクロセル数を上回ってしまいました。。。