こんにちは verilog初心者です。論理合成をしていて気になる点があったので質問させていただきました。
二つのクロックの立ち上がりで書き込むレジスタを記述していて、
（全て1bit、clkはクロック）
always @(posedge clk1 or posedge clk2) begin
q <= d;
end
としたところ、シミュレーションはできますが論理合成はできませんでした。
自分の持っている参考書に「複数の書き込み信号があるレジスタはない」という記述があったので一応納得しました。
ところが、
always @(posedge clk1 or posedge clk2) begin
if (clk1==1)
q <= d;
else if (clk2==1)
q <= d;
end
と記述すると論理合成できてしまいます。
両者の書き込み信号に対する振る舞いは同じように思うのですが、一体何が違うのでしょうか。
わかる方いましたら是非ご教示下さい。よろしくお願いします。
